設計了一種基于FPGA的雙路低頻信號發生及分析系統，實現對低頻信號的發生和頻域分析。系統采用FPGA為低頻信號發生模塊和分析模塊控制芯片，按鍵輸入信號的參數給FPGA，FPGA通過數字頻率合成技術產生頻率幅度步進可調的雙路低頻信號，信號經加法器疊加后，再由信號分析模塊FPGA通過快速傅里葉變換對信號進行頻域提取，并將頻率幅度信息直接用LCD顯示，實現了低頻信號發生和頻譜分析的功能。該系統密閉封裝，人機界面友好，非常便于操作演示。

　　l 引言

　　頻率合成技術的應用，對通信、數字電視、衛星定位、航空航天、雷達、電子對抗技術的發展起到了至關重要的作用。而作為波形發生器的核心的頻率合成技術，其原理是把一個或多個高精度、高穩定性的參考頻率，經過各種信號處理技術，生成同樣精度和穩定性的各種離散頻率。雖然各個芯片廠推出了先進的高性能、多功能DDS集成芯片，但在某些情況下，這些DDS集成芯片的控制方式、頻率和轉化率不符合系統要求。如果使用高性能的FPGA器件來代替DDS集成電路，便可以滿足設計要求。

　　本文設計了一種低頻信號發生及分析系統。本系統以高速可編程邏輯門陣列FPGA為核心技術，由FPGA通過p核產生雙路低頻信號，參數由按鍵輸入。產生的雙路信號經過加法電路的疊加，由FPGA對信號進行快速傅里葉變換得到頻域信號，最后通過示波器觀察頻域信號，通過門限法得到該信號的頻率和幅度等參數并在LCD上顯示。該系統具有體積小、攜帶方便、操作簡便、易于連接，采樣率、數據傳輸速率高，動態范圍大（12位A/D采樣率）等特點，使用自制的線性電源，非常方便低頻信號生成和分析。

　　2 系統組成與工作原理

　　系統由FPGA核心板、D/A轉換電路、加法器電路、A/D轉換電路、直流穩壓電源、鍵盤和顯示等部分組成。

　　系統總體框圖如圖1所示。

　　雙路低頻信號由一塊FPGA產生，通過按鍵控制頻率、幅度等參數，參數實時顯示在數碼管上，2路信號送入加法器進行求和，然后經過A/D采樣給另一塊FPGA，并對信號進行快速傅里葉變換處理后提取出頻域信號，頻譜圖可以通過示波器觀察，最后分別顯示疊加前兩路正弦信號的頻率和幅度。

　　3硬件電路板設計

　　3.1 FPGA核心板設計

　　FPGA核心板擔負著數據發送和分析的任務，是本系統最為關鍵的部分。FPGA核心板采用的是Xilinx公司Spartan3系列的XC3S400一PQ208型40萬門芯片，其配置芯片為Xilinx公司的專用配置PROM芯片XCF02S，以實現加電自動配置。核心板采用5 V輸入，板上有兩塊LM317電源芯片分別輸出3.3 V和2.5 V電壓。板上采用40 MHz有源晶振，能夠滿足高速設計要求。核心板140支I/0口全部引出，非常便于與外圍器件的連接及系統的擴展。最小系統框圖如圖2所示。

　　3.2 D/A轉換電路設計

　　D/A部分采用14位模數轉換芯片AD9764AR，雙差分電流輸出，差分操作不僅有助于消除與IOUTA和IOUTB相關的共模誤差源，比如噪聲、失真和直流偏置，而且為負載提供了兩倍信號功率。電路如圖3所示。

　　3.3加法器電路設計

　　采用AD81IAN芯片求和電路如圖4所示。

　　放大器的典型運算電路，兩路信號求和輸出。

　　根據計算公式：

　　3.4 A/D轉換電路設計

　　設計中采用ADI公司生產的快速A/D轉換芯片AD9224.AD9224為28腳SOIC和SSOP封裝的模/數轉換器；內部采用閃爍式A/D及多級流水線式結構，因而不失碼，使用方便、準確度高；在單一+5V電源下，它的功耗，僅有376 mw，信噪比與失真度為士0.7 dB，完全滿足設計要求。AD9224應用電路如圖5所示。

　　軟件設計

　　4.1軟件總體設計

　　軟件部分主要包括信號產生模塊、人機交互模塊、頻譜分析模塊。整個系統的詳細設計流程如圖6所示。負責產生信號的FPGA通過掃描按鍵得到參數，送給數碼管顯示，并調用IP核產生各種波形n].輸出信號的形狀通過撥碼開關控制負責信號分析的FPGA調用FFT核將頻譜信號輸出，并從頻譜信號中將信號的頻率和幅度參數顯示出來。

　　4.2信號產生模塊設計

　　先通過DDS技術建立正弦波、三角波、鋸齒波的IP核和包含占空比控制字的方波IP核。系統啟動后，由通道掃描按鍵輸出數值并送給數碼管顯示，按下確定鍵后賦給頻率、幅度、占空比或相位差等參數控制字，并調用IP核產生各種波形，再通過撥碼開關選擇輸出的波形。參數的步進由按鍵控制。該模塊的詳細軟件設計流程，如圖7所示。

　　4.3頻譜分析模塊設計

　　4.3.1 FFT模塊設計

　　FFT算法的主要核心思想就是將N點的序列分解為（N一1）/2，直到2點的DFT.目前的算法可以從時域和頻域分別將分解成不同的子序列，前者稱為時間抽選法，后者稱為頻率抽選法∞3.所謂時間抽選法，就是直接將z（挖）逐次分解成奇數子序列和偶數子序列，通過球子序列的DFT而實現整個序列的DFT.頻率抽選法是在頻域內將x（愚）逐次分解為偶數點子序列和奇數點子序列。然后對分得越來越短的子序列進行DFT運算，就可以得到整個頻域內序列的FFT流圖。FFT模塊軟件流程圖如圖8所示。

　　4.3.2頻率幅度提取模塊設計

　　頻譜分析時將參數提取過程分成頻率提取和幅度提取2個階段。原信號經過A/D采樣后進入頻譜分析系統，輸出頻域信號。其中頻率提取采用過門限法，首先設定頻率提取的門限值，當頻點的幅值超過設定門限時，頻率即被系統提取出來，同時進入幅度提取過程。在幅度提取階段，通過算法找出幅值大小，該值即為原信號的幅度。具體實現流程如圖9所示。

　　5系統調試和測試

　　在系統硬件焊接完成及軟件功能仿真、下載成功之后。接下來對整個系統進行調試，其過程如下：將信號產生部分的2個輸出信號接入求和電路的輸入端，再將求和后的信號輸入頻譜分析儀，最后將頻譜信號送入示波器顯示。觀察示波器顯示譜線與設置是否相符，并不斷修正元器件參數和軟件的的算法，以提高該系統的精度，避免理論與實際產生的偏差。

　　目前，本系統信號產生部分可以實現雙路信號均可在正弦波、三角波、鋸齒波、矩形波之間任意選擇，頻率可單獨預制，范圍為1~9 999 Hz，步進值10 Hz.幅度可單獨預置，范圍為0.1~7.5 V，步進值100 mV.可產生兩路頻率相同，相位差可調的正弦波信號，相位差預制范圍為o~360.，步進值10產生的矩形波的占空比能在1%~99%預制，步進值1%.圖10為本系統產生的低頻信號，通道1是產生的三角波信號，通道2是產生的正弦波信號。

　　信號疊加電路能對信號發生器輸出的兩路頻率和相位不同的信號進行合成。分析儀部分能對疊加之后的信號進行頻域分析，并在顯示器上顯示疊加信號頻譜圖。分析儀能分別顯示兩路原正弦信號的幅度與頻率。圖11是經過FFT處理過的頻譜圖。

　　經過測試，該系統穩定可靠，達到了設計要求。其中低頻信號產生部分測試結果如表1所示，頻譜分析部分測試結果如表2所示。

　　6 結論

　　該雙路低頻信號發生及分析儀由信號產生模塊、信號疊加模塊和信號分析模塊組成。運用硬件描述語言對FPGA進行設計，在完成了能產生可調幅度頻率等參數的雙路低頻信號頻率精度和幅度精度高于一般的DDS集成電路，并有調整矩形波占空比和正弦波相位差的功能。同時實現了對疊加后信號的頻譜分析和頻率幅度提取，可以直觀地觀察產生的雙路信號疊加后的頻譜，并得到相應參數，操作簡單，易于實現。可以用作簡單的信號產生器，信號疊加器和頻譜分析儀。